Подписка на новости




Информационные партнеры

Деловая сеть малого бизнесаОбщероссийская сеть бизнес-порталов
ЗАО Бизнесбомба 
Лот 3. Семейство высокопроизводительных DSP-процессоров с принципиально новой мультиклеточной архитектурой и минимальным энергопотреблением
Электроника, машиностроение
Свердловское региональное отделение.
Стрельцов Николай Викторович,
ООО "Уральская Архитектурная Лаборатория"
+7 (343) 378-77-88
Этот e-mail адрес защищен от спам-ботов, для его просмотра у Вас должен быть включен Javascript

p.MsoNormal, li.MsoNormal, div.MsoNormal { margin: 0cm 0cm 0.0001pt; font-size: 12pt; font-family: "Times New Roman"; }p.MsoHeader, li.MsoHeader, div.MsoHeader { margin: 0cm 0cm 0.0001pt; font-size: 12pt; font-family: "Times New Roman"; }p.MsoFooter, li.MsoFooter, div.MsoFooter { margin: 0cm 0cm 0.0001pt; font-size: 12pt; font-family: "Times New Roman"; }div.Section1 { page: Section1; }ol { margin-bottom: 0cm; }ul { margin-bottom: 0cm; }

Разработка и вывод на рынок процессоров качественно новой архитектуры, которая позволит:

- преодолеть намечающийся кризис компьютерной индустрии

- на десятилетия определить путь их дальнейшего развития

- резко расширить область использования микропроцессоров (в первую очередь в сфере DSP приложений).

 


 

DSP – процессор

   Общая характеристика. DSP-процессор – первый процессор с принципиально новой (пост-неймановской) мультиклеточной архитектурой. Предназначен для решения задач управления и цифровой обработки сигналов в приложениях, требующих минимальное энергопотребление и высокую производительность, например, при обработке аудиоинформации.

   DSP-процессор может состоять из 4, 8 или 16 клеток, объединенных интеллектуальной коммутационной средой. Клетки DSP – процессора имеют систему команд, построенную на базе языка триад. Типы данных – целые и дробные (как знаковые, так и беззнаковые числа) одинарной - 16(24) бит или двойной точности – 32(48) бит, а также дробные знаковые и беззнаковые упакованные (комплексные) числа одинарной точности – 32(48) бит. 

   Архитектурные особенности.

   1. От фон-неймановской модели мультиклеточная архитектура отличается непосредственным указанием информационных связей между операциями и, соответственно, снятием требования упорядоченного размещения описаний операций в программе.

   Эта неупорядоченность делает ненужными  все те методы (суперскалярность, широкое  командное слово, суперконвейер, предсказание переходов и т.п.), которые, обеспечивая  быстродействие, резко усложняли  процессы проектирования процессора и  инструментальных программных средств (компиляторы, отладчики) и увеличивали их стоимость.

   2. От известных не-фон-неймановских архитектур она отличается последовательным способом выборки команд, который обеспечивает реализацию императивных языков программирования, а также использованием для указания информационных связей не адресов команд, а значений динамически формируемых тегов. Команда исполняется по «готовности данных» и «готовности потребителей ее результата».

   3. Система команд клетки, основана на промежуточном представлении компилируемой программы после синтаксического анализа (триадах) и, фактически, является аппаратной реализацией входного языка программирования. Она минимизирует трудозатраты на создание компиляторов, так как с ее использованием исчезают блоки машинно-ориентированной оптимизации, распараллеливания, резко сокращается объем блока генерации команд. Исчезает понятие «программирование на ассемблере», поскольку язык процессора не наглядный и поэтому «не программируемый». Программное обеспечение становится реально машинно-независимым.

   4. Триады обеспечивают возможность одновременного чтения и исполнения нескольких команд без анализа их очередности выполнения и информационной связности т.е. обеспечивают «естественную» реализацию параллелизма. «Естественность» изначально обусловлена видом и механизмами исполнения команд. В мультиклеточном процессоре нет аппаратных средств обеспечивающих выявление информационных связей между выбранными операциями (командами) и распределение их по функциональным устройствам, т.е. нет динамического распараллеливания. Нет и статического распараллеливания, т.к. программа в виде триад хотя и описывает информационные связи, но имеет линейную форму и не содержит каких-либо указаний, что и как можно выполнять параллельно.

   5. Полносвязная интеллектуальная коммутационная среда, работающая в режиме «широковещательной» рассылки, не вносит каких-либо топологических ограничений на межклеточный обмен данными и, следовательно, обеспечивает эффективную реализацию любого класса задач (универсальность архитектуры), а также эффективное масштабирование процессора. При увеличении количества клеток и при наличии потенциального параллелизма алгоритма, рост производительности процессора практически равен увеличению количества клеток.

   6. Откомпилированная программа может быть выполнена на любом количестве клеток. При этом возможно динамическое изменение их количества, что обеспечивает реализацию методологии постепенной деградации процессора при отказах его клеток. Процессор может перестраиваться и быть работоспособным до тех пор, пока исправна хотя бы одна клетка и коммутационная среда.

   7. Асинхронная и децентрализованная организация мультиклеточного процессора, как на системном уровне – между клетками (при реализации параллелизма), так и на внутриклеточном уровне – между блоками клетки (при реализации команд), дополнительно обеспечивает:

  • минимизацию номенклатуры объектов проектирования и уменьшение их сложности;
  • уменьшение площади кристалла, так как объем оборудования при децентрализованном управлении меньше, чем при централизованном;
  • увеличение производительности и сокращение энергопотребления, так как позволяет реализовать эффективный вычислительный процесс;
  • при реализации, в перспективе, на одном кристалле десятков и сотен клеток, использование индивидуальной системы синхронизации для каждой клетки.

   Статус. На данный момент разработано и отработано на модели RTL описание процессора на 4, 8 и 16 клеток. Проведена отработка на FPGА-модели (XC2V4000) 4-х клеточного процессора и выполнен его синтез для техпроцесса 0,18mm, V=1,8V (варианты: 10Mhz/40MIPS; 50Mhz/200MIPS). Получены оценочные характеристики по производительности и энергопотреблению.

   Характеристики.

   Таблица 1. - Производительность

  DSP-1.xx-4 DSP-1.xx-8 DSP-1.xx-16 TI С64хх-С* TMS320C647x**
Количество  операций выбираемых и исполняемых за один такт 4
    8
    16
    8
    24(3*8)
CFFT-256(такты)
1192

(radix-2)

    639

    (radix-2)

    338

    (radix-2)

1246

  (radix-4)

806

(radix-4)

   * Одноядерный процессор.  Ядро типа C64xx имеет VLIW архитектуру. Командное слово содержит 8 полей для задания 8 операций, которые могут исполняться параллельно. См..: Buyer's Guide to DSP Processors, 2001 Edition (Berkeley Design Technology, Inc. (BDTI), стр. 645)

   **Процессор содержит три ядра типа C64xx. См.:

    http://focus.ti.com/dsp/docs/dspplatformscontento.tsp?sectionId=2&familyId=1635&tabId=2432 

   Таблица 2. - Энергопотребление

Характеристики Размерность
    DSP-1.xx-4
TMS320VC5504***
Результат синтеза Расчетное значение* Прогноз**
Топологическая  норма mm 0,18 0,13 0,13 0,09
Напряжение V 1,8 1,2 1,2 1,05
Энергопотребление на задаче CFFT-256 mW/Mhz 590 136,6 54,6 -
mW/MIPS 147,5 34,1 13,64 -
Энергопотребление на смеси 75%DMAC+25%ADD (Typical Sine Wave Data Switching) mW/Mhz 425 98,4 39,4 150
mW/MIPS 106,2 24,6 9,8 75

   * Расчетное значение  учитывает только  уменьшение топологической  нормы и напряжения  питания.

   ** Прогноз учитывает  уменьшение энергопотребления  на 60% после оптимизации  RTL-кода (полномасштабное введение следующих методов сокращения энергопотребления: «clock gating», «operand isolation for functional unit», «operand isolation for multiplexers», «latching of register addresses instructional decoder»; см. http://www.retarget.com/resources/pdfs/goossens-ip07.pdf ).

   *** Процессор TMS320VC5504*** анонсирован в августе 2009г. как процессор со сверхнизким энернгопотребленим. См.: http://focus.ti.com/lit/ds/symlink/tms320vc5504.pdf . 

   Апробация. Результаты работ неоднократно докладывались на международных научно-технических конференциях.

  • Прототип мультиклеточного процессора - синпьютер получил в 2003 году приз «Лучший продукт года» на форуме новых продуктов, представленных на ежегодной международной конференции по цифровой обработке сигналов «International Signal Processing Conference» в Далласе (США).
  • Проект мультиклеточной архитектуры стал победителем конкурса русских инноваций в 2006 году в номинации «Белая книга», как инновационный проект, имеющий прорывной характер.
  • На Женевском салоне изобретений в 2008 году усовершенствованная модель синпьютера была награждена серебряной медалью.
 

   Патенты

  1. Патент  2179333 RU(EP1299811) «Синергическая вычислительная система»
  2. Патент  2198422 RU «Асинхронная синергическая вычислительная система»
  3. Патент  EP1459201 «Гетерогенная синергическая вычислительная система»
  4. Заявка 2006113972 «Способ размещения отсчетов быстрого преобразования Фурье в памяти данных»
  5. Заявка 2008114860 «Устройство коммутации»
  6. Заявка 2008114862 «Способ кодирования алгоритмов»
 

   Публикации

  1. Streltsov N., Sparso J., Bokov S.,Kleberg S. The Synputer – A Novel MIMD Processor Targeting High Performance Low Power DSP Applications // International Signal Processing Conference, Dallas, 1-3 April, 2003.
  2. Стрельцов Н.В. Реализация параллелизма в мультиклеточном процессоре // Труды III Международной конференции «Параллельные вычисления и задачи управления» PACO’2006. М.: Институт проблем управления им. В.А.Трапезникова РАН, 2-4 октября 2006. С.337-347.
  3. Стрельцов Н.В. Процессоры с хранимым алгоритмом (контекстно-зависимой программой)//Параллельные вычислительные технологии (ПаВТ'2008): Труды международной научной конференции (С-Петербург, 28 января–1 февраля 2008).–Челябинск: Изд. ЮУрГУ, 2008.С.446-451
  4. Стрельцов Н.В. Организация мультиклеточной обработки // Труды IV Международной конференции «Параллельные вычисления и задачи управления» PACO’2008. М.: Институт проблем управления им. В.А.Трапезникова РАН, 27-29 октября 2008. С.582-601.
  5. Стрельцов Н.В. Классификация программно-управляемых систем // Труды VIII Международной конференции «Идентификация систем и задачи управления» SICPRO '09. М.: Институт проблем управления им. В.А.Трапезникова РАН, 26-30 января 2009. С.692-704.
 

Сотрудничество

Всероссийская Политическая Партия Единая Россия, Свердловское региональное отделение INTERNATIONALS DES INVENTIONS DE GENEVE SALON
ЕвроАзиатский выставочный холдинг УралЭкспоЦентрСоюз малого и среднего бизнеса Свердловской области
Национальная Ассоциация Инноваци и Развития Информационных технологийОфициальное представительство в Европе ОПОРЫ России  (OPORA Europe)

Региональное Уральское отделение Академии инженерных наук им.А.М.Прохорова

Федеральное государственное унитарное предприятие Производственное объединение
 
Госкорпорация

 

ЗАО Уральские выставки

Открыта подписка